AI硬件信号完整性工程师简历模板
AI硬件信号完整性工程师简历模板
【个人信息】
姓名：张明阳 | 性别：男 | 年龄：32岁
联系方式：+86-138-XXXX-XXXX | 邮箱：zhangmy@ai-si.com
求职意向：AI硬件信号完整性工程师 | 期望薪资：35-45K/月 | 工作地点：上海/深圳
教育背景：
2011.09-2015.06 清华大学 电子工程系 工学学士
主修课程：高速数字电路设计、电磁场与电磁波、信号与系统、数字信号处理、集成电路设计
2015.09-2018.06 上海交通大学 微电子学院 工学硕士
研究方向：高速串行链路信号完整性分析、电源完整性建模、PCB电磁兼容设计
毕业论文：《基于S参数的25Gbps SerDes信道建模与优化研究》
【专业技能】
核心能力：
1. 信号完整性分析：精通SI/PI联合仿真，掌握IBIS模型建模与验证，熟悉眼图分析、抖动分解、串扰预测
2. 高速PCB设计：具备16层以上HDI板设计经验，掌握HyperLynx、ADS、SIwave等工具，熟悉差分对布线规则
3. 电磁兼容设计：熟悉ESD防护、EMI抑制技术，掌握近场/远场辐射测试方法
4. 协议标准：深入理解PCIe 5.0/6.0、USB4、100G以太网等高速接口物理层规范
5. 测试验证：熟练使用示波器（DSOS804A）、矢量网络分析仪（E5071C）、TDR时域反射仪
工具链：
Cadence Allegro（布局布线）、Sigrity（SI/PI仿真）、ANSYS HFSS（3D电磁场）、MATLAB（算法建模）、Python（自动化脚本）
【工作经历】
2018.07-至今 华为技术有限公司 硬件工程部 高级信号完整性工程师
项目1：昇腾910 AI处理器信号完整性设计（2020-2022）
- 主导384通道HBM2E内存接口设计，通过SI仿真将眼图裕度从32%提升至48%
- 开发自动化脚本实现10万+网元参数提取，缩短仿真周期60%
- 解决112G PAM4光模块串扰问题，使BER指标优于协议要求2个数量级
项目2：5G基站AAU高速背板设计（2019-2020）
- 设计40Gbps SerDes信道，通过损耗补偿技术将插入损耗控制在-3dB@16GHz
- 建立电源完整性模型，将PDN阻抗峰值从120mΩ降至45mΩ
- 制定PCB叠层方案，实现12层板厚1.6mm下的阻抗控制精度±8%
项目3：企业级SSD控制器信号完整性优化（2018-2019）
- 优化PCIe 4.0 x16链路设计，使接收端均衡器收敛时间缩短40%
- 建立SPICE模型库，覆盖200+个关键器件，模型准确度达98%
- 开发SI检查清单，减少设计迭代次数3次/项目
2016.03-2016.09 英特尔亚太研发中心 实习信号完整性工程师
- 参与Skylake处理器DDR4内存接口验证，完成300+组SI测试用例
- 协助开发自动化测试平台，提升测试效率50%
- 撰写《DDR4信号完整性设计指南》，被纳入团队知识库
【项目经验】
项目名称：AI加速器800G光模块信号完整性设计（2022-2023）
项目角色：技术负责人
项目描述：设计支持800Gbps（8x100G PAM4）的光模块互联方案
技术贡献：
- 开发信道损耗预算模型，将总插入损耗控制在-12dB@43GHz
- 优化PCB材料选型（Megtron 6），使介电常数稳定性提升30%
- 设计前馈均衡（FFE）算法，补偿ISI效应，使眼图张开度提升25%
项目成果：
- 一次通过IEEE 802.3ck标准兼容性测试
- 缩短研发周期4个月，节省测试成本120万元
项目名称：自动驾驶域控制器EMC设计（2021-2022）
项目角色：EMC专家
项目描述：解决L4级自动驾驶计算平台的电磁干扰问题
技术贡献：
- 建立辐射发射预测模型，定位主要干扰源（GPU时钟树）
- 设计多层屏蔽结构，使30MHz-1GHz频段辐射降低15dB
- 制定接地策略，将共模电流降低80%
项目成果：
- 通过CISPR 25 Class 5认证
- 减少EMC整改次数2次，缩短上市周期6周
【技术成果】
专利：
1. 《一种基于机器学习的高速串行链路损耗预测方法》（ZL202110XXXXXX.X）
2. 《多层PCB电源完整性优化装置及方法》（ZL202010XXXXXX.2）
论文：
1. "Signal Integrity Analysis of 112G PAM4 Channels in AI Accelerators"（IEEE ICC 2023）
2. "Machine Learning Assisted SI Modeling for High-Speed SerDes"（EDA Consortium 2022）
标准贡献：
参与制定《GB/T 35010-2023 高速数字电路信号完整性测试方法》
【证书与培训】
2022.05 CID（Certified Interconnect Designer）认证
2021.09 华为信号完整性专家认证（HCIE-SI）
2020.03 完成Cadence高速设计高级培训
2019.06 完成ANSYS电磁兼容设计认证
【自我评价】
具备8年AI硬件信号完整性设计经验，完整参与3代AI芯片（昇腾910/920/930）的物理层实现，对HBM内存、PCIe/CXL互联、光模块接口有深入理解。擅长从系统级角度解决SI/PI/EMC复合问题，熟悉AI加速卡、智能网卡、DPU等新兴硬件的信号完整性需求。具备优秀的跨团队协调能力，曾同时管理5个并行项目，确保所有项目按时交付。持续关注PCIe 6.0、CXL 3.0、800G以太网等前沿技术发展。
关键词：AI硬件、信号完整性、高速PCB设计、电磁兼容、SI仿真、PCIe、HBM、PAM4、Cadence、ANSYS
简介：本文为AI硬件信号完整性工程师求职简历模板，涵盖清华大学电子工程学士与上海交大微电子硕士教育背景，8年华为技术工作经验，主导过昇腾AI处理器、5G基站、企业级SSD等项目的信号完整性设计，掌握SI/PI联合仿真、高速串行链路优化、电磁兼容设计等核心技术，持有CID认证与华为HCIE-SI专家认证，具备完整的AI硬件物理层实现能力。
